EPYC Rome, la seconde génération de CPU serveur d'AMD basée sur Zen 2 et le 7 nm avec 64 cœurs/128 threads :
Alerte rouge pour Intel sur le HPC ?

Le , par Christian Olivier, Chroniqueur Actualités
À l’occasion de sa conférence Next Horizon qui s’est tenue hier à San Francisco, la société Advanced Micro Devices (AMD) a levé le voile sur sa nouvelle architecture pour processeurs x86 baptisée Zen 2 qui va succéder à Zen+. Les processeurs qui bénéficieront en premier de cette nouvelle architecture devraient faire leur apparition dès l’an prochain dans la nouvelle génération de CPU AMD dédiée aux serveurs et aux stations de travail, des processeurs qui portent le nom de code EPYC Rome et succèderont aux CPU EPYC Naples basés sur Zen.


La stratégie d’AMD et le positionnement de Rome

Avant de plonger dans les détails techniques de Zen 2, la nouvelle architecture pour CPU x86 d’AMD, il faudrait préciser d’abord la place de Zen 2 dans la stratégie de reconquête du marché des CPU x86 d’AMD, notamment celle du marché spécifique des CPU x86 dédiés au HPC où on assistera bientôt à l’arrivée des CPU EPYC Rome d’AMD basé sur Zen 2.

Forrest Norrod, vice-président et directeur général du pôle Enterprise, Embedded et Semi-Custom chez AMD, a confié au site The Next Platform à ce propos :

« ;Notre plan pour la feuille de route Naples-Rome-Milan était basé sur des hypothèses autour de la feuille de route d’Intel et sur notre estimation de ce que nous ferions si nous étions Intel. Nous avons longuement réfléchi à ce qu’ils sont, ce qu’ils ne sont pas, leur culture et quelles pourraient être leurs réactions possibles […] Ensuite, nous avons découvert qu’ils n’étaient pas en mesure d’accomplir ce dont nous les croyons capables. Nous avions donc une opportunité incroyable. ;»

Et Norrod d’ajouter : « ;Rome a été conçue pour concurrencer favorablement les Xeon de “Ice Lake”, mais elle [Rome] ne sera pas en compétition avec ces puces ;». En d’autres termes, les processeurs AMD Rome basés sur Zen 2 n’ont pas été conçus pour concurrencer la famille de CPU Xeon Cascade Lake-SP ou Cascade Lake-AP d’Intel qui doit arriver au mieux dans la première moitié de 2019. Rome a été conçu pour concurrencer favorablement les processeurs Intel Xeon Ice Lake-SP gravés en 10 nm dont la sortie est prévue pour 2020 d’après les dernières estimations de la firme de Santa Clara.

Architecture Zen 2 d’AMD

AMD a officiellement dévoilé les premiers détails de son architecture nouvelle génération Zen 2 qui sera utilisée pour concevoir ses processeurs EPYC Rome, les successeurs des puces EPYC Naples dédiés aux HPC, et les futurs CPU Ryzen et Ryzen TheadRipper de la marque.


Pour cette nouvelle architecture, AMD a décidé de faire l’impasse sur le 10 nm. Zen 2 tirera parti de la technologie de gravure en 7 nm de TSMC et permettra à AMD de faire un bond de géant en passant directement du 12 nm au 7 nm. Le procédé de gravure en 7 nm développée par le fondeur taïwanais promet de diviser la consommation par 2, de doubler la densité et de fournir 1,25 fois de performance en plus à puissance/performance égale sur les nouvelles puces qui l’exploiteront.

AMD a introduit des changements importants sur Zen 2 qui lui permettent d’offrir un débit deux fois supérieur à celui de sa première génération d’architecture Zen : un pipeline d’exécution entièrement redessiné, des avancées majeures en virgule flottante avec doublement du point flottant à 256 bits et bande passante doublée. L’une des principales améliorations pour Zen 2 concerne l’augmentation de la densité du cœur d’un facteur 2X qui autorise l’intégration de jusqu’à 64 cœurs / 128 threads par puces et donc 2 fois plus de Core Complex (CCX) et de die sur un même package.


AMD a indiqué que son architecture pour CPU x86 Zen 2 devrait notamment être caractérisée par la hausse des performances globales des nouveaux CPU se traduisant par des gains importants sur les performances brutes (IPC) et le support du PCIe Gen 4.0 :

« ;Zen 2 apporte des améliorations significatives en termes de performances, de consommation d’énergie et de densité générationnelle qui peuvent aider à réduire les couts d’exploitation, l’empreinte carbone et les besoins de refroidissement du Datacenter ;».

Zen 2 inclut aussi des optimisations matérielles en matière de sécurité afin de renforcer davantage la protection des processeurs AMD contre les nombreuses failles matérielles affectant les processeurs modernes (variantes de Spectre pour l’essentiel), bien que les CPU de la marque restent largement moins affectés que ceux de ses concurrents que ce soit du côté d’Intel ou d’ARM. AMD avait déjà un support logiciel solide en matière de sécurité et ce dernier aurait été encore amélioré par le biais de plusieurs atténuations logicielles de bas niveau.

Avec Zen 2, AMD devrait pousser à son maximum le modèle de conception non monolithique initié avec Zen en utilisant plusieurs die gravés en 7 nm, comportant chacun plusieurs CCX, qui seront connectés à un die E/S gravé en 14 nm qui contrôle toute la mémoire, les E/S et les interconnexions auxquelles la puce peut accéder directement.


AMD a confirmé que les processeurs serveur de la série EPYC Rome intègreront, non plus quatre, mais huit die gravés en 7 nm qui seront connectés à une grande matrice d’E/S. Les processeurs qui en résulteront pourront ainsi contenir jusqu’à 64 cœurs et 128 threads. Ils auront également accès à huit canaux mémoire DDR4 plus rapides autorisant une bande passante plus large. L’approche de la firme de SunnyVale se voudrait, par ailleurs, flexible vis-à-vis de Zen 2 pour répondre à de multiples scénarios d’usage à l’avenir.

Il est intéressant de voir la direction que prend AMD avec EPYC Rome, car cela en dit long sur la direction qu’empruntera l’entreprise sur le segment grand public, en particulier avec la série Ryzen 3000 qui devrait elle aussi être basée sur l’architecture Zen 2.

De nombreux produits AMD basés sur 7 nm sont en cours de développement, y compris une nouvelle génération de GPU Radeon Instinct. Tous ont été décrits et présentés par AMD lors de l’évènement, ainsi des annonces en rapport avec le développement des architectures Zen 3 et Zen 4 pour CPU x86 basées sur le 7 nm+.

AMD et Amazon

Signalons au passage que AMD a fait part lors de cet évènement de la signature d’un partenariat stratégique avec le géant Amazon dans le secteur du HPC. Amazon va commencer à déployer une plus grande quantité de systèmes basés sur les processeurs EPYC d’AMD pour ses activités Cloud sur Amazon Web Services (AWS).

Amazon déploie déjà des systèmes basés sur EPYC pour héberger ses instances EC2 ou Elastic Cloud Compute qui, selon Amazon, offrent « ;une capacité de calcul sécurisée et redimensionnable dans le Cloud, conçue pour faciliter le Cloud computing à l’échelle Web pour les développeurs ;».

Amazon a évoqué une réduction de 10 % de ses couts en migrant des serveurs Intel Xeon vers des serveurs EPYC.

Source : AMD, NextPlatform, WccfTech

Et vous ?

Qu’en pensez-vous ?
Quel est votre avis sur la stratégie d’AMD pour la reconquête du marché des CPU x86 ?
Se pourrait-il que 2019 soit l’année d’AMD sur le marché du HPC ? Pourquoi selon vous ?
Intel a-t-il du soucis à se faire pour ses parts de marché ?

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Avatar de foetus foetus - Expert éminent https://www.developpez.com
le 07/11/2018 à 10:26
Reste à voir
  • Le contrôleur mémoire, et s'il va supporter la DDR5. Parce que la RAM avec AMD c'est du pur hasard. Et cela bride la plateforme
  • Le chipset et surtout le nombre de lignes PCI Express 4.0 qu'il offre
Avatar de Eric80 Eric80 - Membre actif https://www.developpez.com
le 07/11/2018 à 10:48
AMHA, le Zen2 sera en DDR4 puisque promis compatible avec le socket AM4.
DDR5 pour le Zen3 en AM5 peut-être en 2020 ?

Il suffit de regarder le passé pour imaginer l'avenir:
La DDR3, sortie en 2007, est devenue majoritaire en 2010 (cad ventes DDR3 > ventes DDR2), et sans doute jusque 2016/17.
La DDR4, sortie en 2014, est devenue majoritaire en 2017?, et sans doute jusque 202x.
La DDR5, prévue pour 2019, ne deviendra pas majoritaire avant 2021!
Avatar de xillibit xillibit - Membre régulier https://www.developpez.com
le 07/11/2018 à 18:14
Citation Envoyé par foetus Voir le message
Reste à voir
  • Le contrôleur mémoire, et s'il va supporter la DDR5. Parce que la RAM avec AMD c'est du pur hasard. Et cela bride la plateforme
  • Le chipset et surtout le nombre de lignes PCI Express 4.0 qu'il offre
Il n'y pas vraiment de chipset c'est juste un southbridge, le reste est dans le CPU et sur EPYC il y aura 128 lignes PCI-e 4.0
Avatar de ABCIWEB ABCIWEB - Expert éminent https://www.developpez.com
le 07/11/2018 à 22:05
Citation Envoyé par foetus
Le contrôleur mémoire, et s'il va supporter la DDR5. Parce que la RAM avec AMD c'est du pur hasard. Et cela bride la plateforme
C'est moins du pur hasard si tu choisi une RAM compatible avec ta carte mère. Pour Zen 2 le contrôleur mémoire a été repensé et il est maintenant dans une puce centrale en 14nm entourée des CCX de huit coeurs en 7nm. Amd parle surtout de performances supérieures, il faudra voir à l'usage pour la compatibilité.

Concernant le type de mémoire, EPYC 2 est composé de Zen 2 et gère jusqu'à huit canaux mémoire DDR4... Il est peu probable qu'AMD développe un contrôleur mémoire spécifique DDR5 pour les puces grand public, d'autant plus qu'elles devraient sortir au printemps et que l'offre DDR5 sera inexistante à cette date.

Citation Envoyé par Eric80 Voir le message
AMHA, le Zen2 sera en DDR4 puisque promis compatible avec le socket AM4.
DDR5 pour le Zen3 en AM5 peut-être en 2020 ?
Je me souviens avoir lu que le socket AM4 était normalement prévu pour supporter les Ryzen jusqu'en 2020 inclus, ce qui serait logique puisque Zen 3 sera une optimisation de Zen 2. Si la conception du socket AM4 interdit la gestion de la DDR5, les Ryzen utilisant la DDR5 ne devraient donc pas être disponibles avant 2021 et Zen 4 - AM5. Mais es-tu certain qu'il y aurait incompatibilité avec le socket ?

Cela dit la DDR5 serait prévue pour fin 2019, et il faudra sans doute minimum une bonne année pour que l'offre soit suffisante et abordable, ce qui nous reporte également en 2021.
Avatar de Eric80 Eric80 - Membre actif https://www.developpez.com
le 13/11/2018 à 18:15
je partais juste de l observation qu AMD nomme ses sockets par rapport au support de la DRAM :
AM2 pour la DDR2
AM3 pour la DDR3 (AM3 supportait aussi la DDR2, mais pas le AM3+)
AM4 pour la DDR4
donc AM5 pour la DDR5 semble logique, non?

Au delà du support RAM, je me pose la question sur le nombre de cores possibles sur un socket. Le AM4 a 1331 pins: pourra t il accueillir 16c voire +? Avec l archi proposée, cela ne devrait pas être un soucis puisque les pins sont surtout pour la matrice d' E/S et non les cores eux mêmes.
Avatar de Stéphane le calme Stéphane le calme - Chroniqueur Actualités https://www.developpez.com
le 20/11/2018 à 15:20
AMD donne plus de détails sur Zen 2, sa nouvelle architecture pour processeurs x86,
ainsi que sur Rome, la nouvelle génération de CPU serveurs

À l’occasion de sa conférence Next Horizon qui s’est tenue en début de mois à San Francisco, la société Advanced Micro Devices (AMD) a levé le voile sur sa nouvelle architecture pour processeurs x86 baptisée Zen 2 qui va succéder à Zen+. Les processeurs qui bénéficieront en premier de cette nouvelle architecture devraient faire leur apparition dès l’an prochain dans la nouvelle génération de CPU AMD dédiée aux serveurs et aux stations de travail, des processeurs qui portent le nom de code Rome et succèderont aux CPU EPYC basés sur Zen.

L’entreprise en a profité pour donner quelques détails sur l’architecture. AMD a décidé de faire l’impasse sur le 10 nm. Zen 2 tirera parti de la technologie de gravure en 7 nm de TSMC et permettra à AMD de faire un bond de géant en passant directement du 12 nm au 7 nm. Le processus en 7 nm développé par le fondeur taïwanais promet de diviser la consommation par 2, de doubler la densité et de fournir 1,25 fois de performance en plus à puissance/performance égale sur les nouvelles puces qui vont l’exploiter.


AMD a introduit des changements importants sur Zen 2 qui lui permettent d’offrir un débit deux fois supérieur à celui de sa première génération d’architecture Zen : un pipeline d’exécution entièrement redessiné, des avancées majeures en virgule flottante avec doublement du point flottant à 256 bits et bande passante doublée. L’une des principales améliorations pour Zen 2 concerne l’augmentation de la densité du cœur d’un facteur 2X qui autorise l’intégration de jusqu’à 64 cœurs / 128 threads par puces et donc 2 fois plus de Core Complex (CCX) et de die sur un même package.

D’autres détails ont été rendu disponibles

AMD a apporté un grand nombre d'améliorations à Zen 2. Pour alimenter les unités d'exécution élargies dont le débit était amélioré, le système frontal devait être ajusté. Pour cette raison, l'unité de prédiction de branche a été retravaillée. Cela inclut des améliorations du prefetcher et diverses optimisations non divulguées du cache d'instructions. Le cache des micro-opérations (µOP, les instructions détaillées de bas niveau utilisées dans certaines conceptions pour mettre en œuvre des instructions machine complexes) a également été modifié, notamment en ce qui concerne les balises de cache µOP et le cache µOP lui-même, qui a été agrandi pour améliorer le débit du flux d'instructions. La taille de la mémoire cache sur Zen était de 2 048 entrées. Les détails exacts des modifications de Zen 2 n’ont pas été divulgués pour le moment.

La majorité des modifications apportées au back-end impliquent les unités à virgule flottante. Le changement le plus important est l’élargissement du chemin de données qui a été doublé en largeur pour les unités d’exécution à virgule flottante. Cela inclut les opérations de chargement / stockage ainsi que les FPU. Dans Zen, AVX2 est entièrement pris en charge grâce à l’utilisation de deux micro-opérations 128 bits par instruction. De même, les chemins de données de chargement et de stockage ont une largeur de 128 bits. Durant chaque cycle, la FPU est capable de recevoir 2 charges de l'unité de chargement / stockage, chacune pouvant aller jusqu'à 128 bits. Dans Zen 2, le chemin de données est maintenant de 256 bits. De plus, les unités d'exécution ont désormais une largeur de 256 bits, ce qui signifie que les opérations AVX 256 bits n'ont plus besoin d'être divisées en deux micro-opérations 128 bits par instruction. Avec 2 FMA 256 bits, Zen 2 est capable de 16 FLOP / cycle, ce qui correspond à celui du cœur du client Skylake d’Intel.


Changements initiaux divulgués par AMD

Rome

L’EPYC de deuxième génération d’AMD porte le nom de code Rome, successeur de Naples. Les deux sont compatibles socket et plateforme. Notez que Milan, le successeur de Rome, est également compatible avec les sockets. Rome utilise toujours une approche multi-puces pour augmenter le nombre de noyaux, mais la conception du système lui-même a radicalement changée par rapport à la génération précédente. Avec Naples, AMD a étendu la conception à 8 cœurs, appelée Zeppelin, à 32 cœurs en assemblant quatre de ces SoC par le biais de leur interconnexion exclusive appelée Infinity Fabric. Cette méthode fournissait huit canaux de mémoire et 128 voies PCI (Peripheral Component Interconnect) réparties sur toutes les matrices.


Une puce Epyc basée sur AMD Zen utilise quatre matrices

Avec Rome, AMD va plus loin. S’inspirant de ce qu’il avait commencé avec Threadripper 2, AMD a fourni à Rome des matrices de calcul et une matrice d’E / S. Cependant, cette fois-ci, AMD a retiré les blocs d’exécution principaux et les a déplacés vers de nouvelles matrices de calcul, tirant ainsi parti du processus 7 nm de TSMC et tirant parti de la puissance et de la densité plus faibles. Les matrices de calcul sont ensuite connectées à une matrice d'E / S centralisée qui gère les E / S et la mémoire. La puce beaucoup plus grosse est fabriquée sur un procédé 14 nm mature de GlobalFoundries, où la plupart de la puissance et de la densité ne peuvent pas être réalisées.


Au total, il y a neuf matrices. Une puce d'E / S et huit matrices de calcul, chacune avec 8 cœurs Zen 2. Ni les détails des matrices de calcul individuelles, ni les matrices d'E / S n'ont été divulgués. Ce type de conception comporte de nombreux défis et il serait intéressant de voir comment ils ont été résolus.

Source : WChip

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Avatar de Steinvikel Steinvikel - Membre éclairé https://www.developpez.com
le 21/11/2018 à 10:17
Citation Envoyé par Stéphane le calme Voir le message
Zen 2 tirera parti de la technologie de gravure en 7 nm de TSMC et permettra à AMD de faire un bond de géant en passant directement du 12 nm au 7 nm. Le processus en 7 nm développé par le fondeur taïwanais promet de diviser la consommation par 2, de doubler la densité et de fournir 1,25 fois de performance en plus à puissance/performance égale sur les nouvelles puces qui vont l’exploiter.
Je me permet un petit erratum sur une formulation qui survient trop souvent et affiche trop souvent une simplification biaisé :
la finesse de gravure (qui passe du 12nm FinFET à 7nm FinFET !! et non de 10nm à 7nm) permet une diminution de la consommation par 2 à performances égales, ou une augmentation de 1/4 en puissance de calcul à consommation identique.
...autrement dit, l'un ou l'autre... ou une amélioration du rendement calcul/énergie.
Avatar de Eric80 Eric80 - Membre actif https://www.developpez.com
le 21/11/2018 à 10:42
Les performances faibles des Zen1 en AVX2 étaient une des plus grosses critiques par rapport aux CPU Intel. AMD rattrape donc ce retard avec Zen2, Intel ayant l AVX2 256bits depuis Haswell en 2013. Bonne nouvelle donc!
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