AMD donne plus de détails sur Zen 2, sa nouvelle architecture pour processeurs x86,
Ainsi que sur Rome, la nouvelle génération de CPU serveurs

Le , par Stéphane le calme, Chroniqueur Actualités
À l’occasion de sa conférence Next Horizon qui s’est tenue en début de mois à San Francisco, la société Advanced Micro Devices (AMD) a levé le voile sur sa nouvelle architecture pour processeurs x86 baptisée Zen 2 qui va succéder à Zen+. Les processeurs qui bénéficieront en premier de cette nouvelle architecture devraient faire leur apparition dès l’an prochain dans la nouvelle génération de CPU AMD dédiée aux serveurs et aux stations de travail, des processeurs qui portent le nom de code Rome et succèderont aux CPU EPYC basés sur Zen.

L’entreprise en a profité pour donner quelques détails sur l’architecture. AMD a décidé de faire l’impasse sur le 10 nm. Zen 2 tirera parti de la technologie de gravure en 7 nm de TSMC et permettra à AMD de faire un bond de géant en passant directement du 12 nm au 7 nm. Le processus en 7 nm développé par le fondeur taïwanais promet de diviser la consommation par 2, de doubler la densité et de fournir 1,25 fois de performance en plus à puissance/performance égale sur les nouvelles puces qui vont l’exploiter.


AMD a introduit des changements importants sur Zen 2 qui lui permettent d’offrir un débit deux fois supérieur à celui de sa première génération d’architecture Zen : un pipeline d’exécution entièrement redessiné, des avancées majeures en virgule flottante avec doublement du point flottant à 256 bits et bande passante doublée. L’une des principales améliorations pour Zen 2 concerne l’augmentation de la densité du cœur d’un facteur 2X qui autorise l’intégration de jusqu’à 64 cœurs / 128 threads par puces et donc 2 fois plus de Core Complex (CCX) et de die sur un même package.

D’autres détails ont été rendu disponibles

AMD a apporté un grand nombre d'améliorations à Zen 2. Pour alimenter les unités d'exécution élargies dont le débit était amélioré, le système frontal devait être ajusté. Pour cette raison, l'unité de prédiction de branche a été retravaillée. Cela inclut des améliorations du prefetcher et diverses optimisations non divulguées du cache d'instructions. Le cache des micro-opérations (µOP, les instructions détaillées de bas niveau utilisées dans certaines conceptions pour mettre en œuvre des instructions machine complexes) a également été modifié, notamment en ce qui concerne les balises de cache µOP et le cache µOP lui-même, qui a été agrandi pour améliorer le débit du flux d'instructions. La taille de la mémoire cache sur Zen était de 2 048 entrées. Les détails exacts des modifications de Zen 2 n’ont pas été divulgués pour le moment.

La majorité des modifications apportées au back-end impliquent les unités à virgule flottante. Le changement le plus important est l’élargissement du chemin de données qui a été doublé en largeur pour les unités d’exécution à virgule flottante. Cela inclut les opérations de chargement / stockage ainsi que les FPU. Dans Zen, AVX2 est entièrement pris en charge grâce à l’utilisation de deux micro-opérations 128 bits par instruction. De même, les chemins de données de chargement et de stockage ont une largeur de 128 bits. Durant chaque cycle, la FPU est capable de recevoir 2 charges de l'unité de chargement / stockage, chacune pouvant aller jusqu'à 128 bits. Dans Zen 2, le chemin de données est maintenant de 256 bits. De plus, les unités d'exécution ont désormais une largeur de 256 bits, ce qui signifie que les opérations AVX 256 bits n'ont plus besoin d'être divisées en deux micro-opérations 128 bits par instruction. Avec 2 FMA 256 bits, Zen 2 est capable de 16 FLOP / cycle, ce qui correspond à celui du cœur du client Skylake d’Intel.


Changements initiaux divulgués par AMD

Rome

L’EPYC de deuxième génération d’AMD porte le nom de code Rome, successeur de Naples. Les deux sont compatibles socket et plateforme. Notez que Milan, le successeur de Rome, est également compatible avec les sockets. Rome utilise toujours une approche multi-puces pour augmenter le nombre de noyaux, mais la conception du système lui-même a radicalement changée par rapport à la génération précédente. Avec Naples, AMD a étendu la conception à 8 cœurs, appelée Zeppelin, à 32 cœurs en assemblant quatre de ces SoC par le biais de leur interconnexion exclusive appelée Infinity Fabric. Cette méthode fournissait huit canaux de mémoire et 128 voies PCI (Peripheral Component Interconnect) réparties sur toutes les matrices.


Une puce Epyc basée sur AMD Zen utilise quatre matrices

Avec Rome, AMD va plus loin. S’inspirant de ce qu’il avait commencé avec Threadripper 2, AMD a fourni à Rome des matrices de calcul et une matrice d’E / S. Cependant, cette fois-ci, AMD a retiré les blocs d’exécution principaux et les a déplacés vers de nouvelles matrices de calcul, tirant ainsi parti du processus 7 nm de TSMC et tirant parti de la puissance et de la densité plus faibles. Les matrices de calcul sont ensuite connectées à une matrice d'E / S centralisée qui gère les E / S et la mémoire. La puce beaucoup plus grosse est fabriquée sur un procédé 14 nm mature de GlobalFoundries, où la plupart de la puissance et de la densité ne peuvent pas être réalisées.


Au total, il y a neuf matrices. Une puce d'E / S et huit matrices de calcul, chacune avec 8 cœurs Zen 2. Ni les détails des matrices de calcul individuelles, ni les matrices d'E / S n'ont été divulgués. Ce type de conception comporte de nombreux défis et il serait intéressant de voir comment ils ont été résolus.

Source : WChip

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Avatar de Steinvikel Steinvikel - Membre éclairé https://www.developpez.com
le 21/11/2018 à 10:17
Citation Envoyé par Stéphane le calme Voir le message
Zen 2 tirera parti de la technologie de gravure en 7 nm de TSMC et permettra à AMD de faire un bond de géant en passant directement du 12 nm au 7 nm. Le processus en 7 nm développé par le fondeur taïwanais promet de diviser la consommation par 2, de doubler la densité et de fournir 1,25 fois de performance en plus à puissance/performance égale sur les nouvelles puces qui vont l’exploiter.
Je me permet un petit erratum sur une formulation qui survient trop souvent et affiche trop souvent une simplification biaisé :
la finesse de gravure (qui passe du 12nm FinFET à 7nm FinFET !! et non de 10nm à 7nm) permet une diminution de la consommation par 2 à performances égales, ou une augmentation de 1/4 en puissance de calcul à consommation identique.
...autrement dit, l'un ou l'autre... ou une amélioration du rendement calcul/énergie.
Avatar de Eric80 Eric80 - Membre actif https://www.developpez.com
le 21/11/2018 à 10:42
Les performances faibles des Zen1 en AVX2 étaient une des plus grosses critiques par rapport aux CPU Intel. AMD rattrape donc ce retard avec Zen2, Intel ayant l AVX2 256bits depuis Haswell en 2013. Bonne nouvelle donc!

 
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